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Dieses Schaltbild ist recht technisch und auf den ersten Blick auch für den einen oder anderen verwirrend. Wieder verirren wir uns in die Welt der Speicherfunktionalität. Je länger wir uns die Abkürzungen und Vorgänge des Schaltbildes betrachten, um so deutlicher scheint zu werden, dass wir es bei PAT mit an Sicherheit grenzender Wahrscheinlichkeit mit einem alten Bekannten zu tun haben: Der DRAM Command Rate, bekannt von diversen Athlon XP basierenden Chipsätzen.

Natürlich ist dies auch bei Intel keine Neuerung, denn schon der i845 Chipsatz kannte diesen Timing Befehl, allerdings wurde dort eher unter seiner eigentlichen Funktion Adress- und Command Decode Latency gearbeitet und bezeichnet. Hierbei handelt es sich um die Latenzzeit, welche bei der Auswahl der einzelnen Speicherchips benötigt wird, genauer gesagt, die Adress- und Command Decode Latency.

Dabei muss natürlich berücksichtigt werden, wie viele Speicherbänke und verbaute Module sich im System befinden. Je mehr DIMM-Slots mit Modulen bestückt sind, um so länger kann sich die Dauer die Chipauswahl hinziehen, um so kritischer mag sich die Wahl des 1 Taktzyklus auf die Systemstabilität auswirken. Dies war auch mit ein Grund, weshalb Intels Designvorgaben beim i845 Chipsatz lediglich maximal 2 Speicherslots vorgesehen haben.

Und um zurückzukommen auf das Schaltbild, so scheint eben bei den gerade beschriebenen Zugriffen, nämlich dem Chipselect (der Bankauswahl), die Latenz verkürzt worden zu sein. Normalerweise kann die DRAM Command Rate durch Auswahl eines Taktes eben von 2 auf einen Takt verkürzt werden. Dies erklärt im ersten Moment jedoch noch nicht, weshalb Intel uns bei genauerer Rückfrage darlegte, dass man durch PAT 2 Taktzyklen eingespart haben will. Berücksichtigen wir jedoch, dass wir vorliegend von einem Dual Channel Interface sprechen, so multipliziert sich der eingesparte Takt um den Faktor 2!